Módulo Contador de Alta Velocidad Allen-Bradley 1746-HSCE2 SLC 500

Configurado para la adquisición de pulsos en cuadratura y conteo bidireccional en sistemas con backplane SLC 500, el Allen-Bradley 1746-HSCE2 (módulo contador de alta velocidad 1746-HSCE2) proporciona ejecución física/eléctrica directa para la captura de señales de alta frecuencia multicanal usando entradas diferenciales de codificador A/B/Z y salidas discretas de fuente en plataformas de chasis 1746.

Desglose de Sufijos y Matriz de Modelos

El 1746-HSCE2 es un módulo contador de alta velocidad de arquitectura fija dentro de la familia de E/S SLC 500. No existen subvariantes funcionales bajo este número de catálogo. Los grupos de entrada están predefinidos como dos canales en cuadratura con entradas auxiliares de índice y estructura de salida fija mapeada a registros internos del contador.

Especificaciones de Hardware

Arquitectura de Conteo en Cuadratura de Alta Velocidad y Procesamiento de Trenes de Pulsos

El módulo procesa señales en cuadratura derivadas del codificador mediante lógica dedicada de interrupción de alta velocidad independiente del tiempo de escaneo del procesador SLC. La decodificación de fases A/B y la referencia de índice Z se manejan a nivel de hardware con detección determinista de bordes hasta resolución de pulsos sub-microsegundos.

La lógica de conteo bidireccional determina el estado de dirección a partir del desplazamiento de fase entre los canales A y B, mientras que la entrada Z define la referencia absoluta de reinicio de posición. El acondicionamiento de entrada soporta señales tanto a nivel TTL como industriales de mayor voltaje mediante umbrales de entrada de doble rango (4.2–12 VCC y 10–30 VCC).

La estructura de salida incluye cuatro salidas físicas de fuente y cuatro salidas virtuales internas mapeadas a eventos del contador, permitiendo una respuesta directa activada por hardware basada en condiciones de umbral, desbordamiento o comparación preestablecida.

Preguntas Frecuentes (FAQ)

P: ¿Puede el módulo contar señales de codificadores incrementales y absolutos simultáneamente?
R: Sí. Dos grupos independientes de entrada en cuadratura soportan decodificación simultánea A/B/Z, cada uno procesado mediante contadores de hardware separados.

P: ¿Depende el procesamiento de frecuencia de entrada del tiempo de escaneo del SLC 500?
R: No. La captura de pulsos se maneja en lógica de hardware dedicada con frecuencia máxima de entrada de 1 MHz independiente del ciclo de escaneo de la CPU.

P: ¿Qué determina la latencia de conmutación de salida para eventos del contador?
R: La actualización de salida está gobernada por el ciclo de actualización del módulo de 1.5 ms y la lógica interna de comparación de eventos, no por el tiempo de ejecución del escaneo ladder.

Guías para la Instalación en Campo

Se debe retirar la alimentación del sistema antes de la inserción para evitar corrupción del tiempo del bus backplane e inestabilidad en el latch de entrada. El módulo debe estar completamente insertado en una ranura única del chasis SLC 500 con alineación correcta del conector a la interfaz del backplane 1746.

El cableado del codificador para los canales A/B/Z debe usar cableado trenzado apantallado con terminación de la malla en un solo extremo dentro del gabinete de control. Los cables de señal deben alejarse de conductores de salida de variadores de frecuencia y líneas de conmutación de alta dV/dt para evitar distorsión de pulsos a alta frecuencia.

El cableado de salida (fuente de 10–30 VCC) requiere un adecuado ajuste de carga y referencia de tierra compartida dentro del mismo potencial del gabinete para asegurar un comportamiento estable de conmutación durante la ejecución de eventos del contador.