Modul Penghitung Kecepatan Tinggi Allen-Bradley 1746-HSCE2 SLC 500

Dikonfigurasi untuk akuisisi pulsa kuadratur dan penghitungan dua arah dalam sistem backplane SLC 500, Allen-Bradley 1746-HSCE2 (modul penghitung kecepatan tinggi 1746-HSCE2) menyediakan eksekusi fisik/elektrik langsung untuk penangkapan sinyal frekuensi tinggi multi-saluran menggunakan input encoder diferensial A/B/Z dan output sumber diskrit di seluruh platform chassis 1746.

Rincian Sufiks & Matriks Model

1746-HSCE2 adalah modul penghitung kecepatan tinggi dengan arsitektur tetap dalam keluarga I/O SLC 500. Tidak ada sub-varian fungsional di bawah nomor katalog ini. Grup input telah ditentukan sebagai dua saluran kuadratur dengan input indeks tambahan dan struktur output tetap yang dipetakan ke register penghitung internal.

Spesifikasi Perangkat Keras

Arsitektur Penghitungan Kuadratur Kecepatan Tinggi dan Pemrosesan Rangkaian Pulsa

Modul memproses sinyal kuadratur yang berasal dari encoder melalui logika interrupt kecepatan tinggi khusus yang independen dari waktu scan prosesor SLC. Dekode fase A/B dan referensi indeks Z ditangani pada tingkat perangkat keras dengan deteksi tepi deterministik hingga resolusi pulsa sub-mikrodetik.

Logika penghitungan dua arah menentukan status arah dari perpindahan fase antara saluran A dan B, sementara input Z mendefinisikan referensi reset posisi absolut. Kondisi input mendukung sinyal level TTL dan sinyal industri tegangan lebih tinggi melalui ambang input dual-range (4,2–12 VDC dan 10–30 VDC).

Struktur output mencakup empat output sumber fisik dan empat output virtual internal yang dipetakan ke peristiwa penghitung, memungkinkan respons yang dipicu perangkat keras langsung berdasarkan ambang batas, overflow, atau kondisi perbandingan preset.

Pertanyaan yang Sering Diajukan (FAQ)

T: Apakah modul dapat menghitung sinyal encoder inkremental dan absolut secara bersamaan?
J: Ya. Dua grup input kuadratur independen mendukung dekode A/B/Z simultan, masing-masing diproses melalui penghitung perangkat keras terpisah.

T: Apakah pemrosesan frekuensi input bergantung pada waktu scan SLC 500?
J: Tidak. Penangkapan pulsa ditangani dalam logika perangkat keras khusus dengan frekuensi input maksimum 1 MHz yang independen dari siklus scan CPU.

T: Apa yang menentukan latensi switching output untuk peristiwa penghitung?
J: Pembaruan output diatur oleh siklus pembaruan modul 1,5 ms dan logika perbandingan peristiwa internal, bukan waktu eksekusi scan ladder.

Panduan Instalasi Lapangan

Daya sistem harus dimatikan sebelum pemasangan untuk mencegah kerusakan waktu bus backplane dan ketidakstabilan latch input. Modul harus dipasang sepenuhnya ke dalam satu slot chassis SLC 500 dengan penjajaran konektor yang benar ke antarmuka backplane 1746.

Pengkabelan encoder untuk saluran A/B/Z harus menggunakan kabel twisted-pair terlindung dengan terminasi pelindung hanya di satu ujung di dalam kabinet kontrol. Kabel sinyal harus dijauhkan dari konduktor output VFD dan jalur switching dV/dt tinggi untuk menghindari distorsi pulsa pada frekuensi tinggi.

Pengkabelan output (sumber 10–30 VDC) memerlukan pencocokan beban yang tepat dan grounding referensi bersama dalam potensi kabinet yang sama untuk memastikan perilaku switching yang stabil selama eksekusi peristiwa penghitung.