Módulo Contador de Alta Velocidade Allen-Bradley 1746-HSCE2 SLC 500

Configurado para aquisição de pulsos em quadratura e contagem bidirecional em sistemas com backplane SLC 500, o Allen-Bradley 1746-HSCE2 (módulo contador de alta velocidade 1746-HSCE2) oferece execução física/eléctrica direta para captura de sinais de alta frequência multicanal usando entradas diferenciais de codificador A/B/Z e saídas discretas de sourcing em plataformas de chassis 1746.

Desdobramento do Sufixo & Matriz de Modelos

O 1746-HSCE2 é um módulo contador de alta velocidade de arquitetura fixa dentro da família de I/O SLC 500. Não existem subvariantes funcionais sob este número de catálogo. Os grupos de entrada são pré-definidos como dois canais em quadratura com entradas auxiliares de índice e estrutura de saída fixa mapeada para registos internos do contador.

Especificações de Hardware

Arquitetura de Contagem em Quadratura de Alta Velocidade e Processamento de Trem de Pulsos

O módulo processa sinais em quadratura derivados de codificadores através de lógica dedicada de interrupção de alta velocidade, independente do tempo de varrimento do processador SLC. A decodificação das fases A/B e a referência do índice Z são tratadas a nível de hardware com deteção determinística de bordas até resolução de pulso sub-microsegundo.

A lógica de contagem bidirecional resolve o estado de direção a partir do deslocamento de fase entre os canais A e B, enquanto a entrada Z define a referência de reset de posição absoluta. O condicionamento de entrada suporta sinais industriais tanto em nível TTL como de tensão mais elevada através de limiares de entrada de dupla faixa (4,2–12 VDC e 10–30 VDC).

A estrutura de saída inclui quatro saídas físicas de sourcing e quatro saídas virtuais internas mapeadas para eventos do contador, permitindo resposta direta acionada por hardware baseada em condições de limiar, overflow ou comparação predefinida.

Perguntas Frequentes (FAQ)

P: O módulo pode contar sinais de codificadores incrementais e absolutos simultaneamente?
R: Sim. Dois grupos independentes de entrada em quadratura suportam decodificação simultânea A/B/Z, cada um processado por contadores de hardware separados.

P: O processamento da frequência de entrada depende do tempo de varrimento do SLC 500?
R: Não. A captura de pulsos é tratada em lógica de hardware dedicada com frequência máxima de entrada de 1 MHz, independente do ciclo de varrimento da CPU.

P: O que determina a latência de comutação da saída para eventos do contador?
R: A atualização da saída é governada pelo ciclo de atualização do módulo de 1,5 ms e pela lógica interna de comparação de eventos, não pelo tempo de execução do scan ladder.

Diretrizes para Instalação em Campo

O sistema deve estar desligado antes da inserção para evitar corrupção do tempo do bus do backplane e instabilidade do latch de entrada. O módulo deve estar completamente encaixado num único slot do chassis SLC 500 com alinhamento correto do conector à interface do backplane 1746.

A fiação do codificador para os canais A/B/Z deve usar cabos trançados blindados com terminação da blindagem apenas numa extremidade dentro do armário de controlo. Os cabos de sinal devem ser afastados dos condutores de saída do VFD e das linhas de comutação de alta dV/dt para evitar distorção dos pulsos em alta frequência.

A fiação de saída (sourcing 10–30 VDC) requer correspondência adequada da carga e aterramento de referência partilhado dentro do mesmo potencial do armário para garantir comportamento estável de comutação durante a execução dos eventos do contador.