Allen-Bradley 1746-HSCE2 SLC 500 modul za visokobrzinski brojač

Konfigurisano za kvadraturni pulsni ulaz i dvosmerno brojanje u SLC 500 sistemima sa ležištem, Allen-Bradley 1746-HSCE2 (1746-HSCE2 modul visokobrzinskog brojača) omogućava direktno fizičko/električno izvršavanje za višekanalno hvatanje visokofrekventnih signala koristeći diferencijalne A/B/Z enkoderske ulaze i diskretne izvore izlaza na platformama 1746 kućišta.

Razlaganje sufiksa i matrica modela

1746-HSCE2 je modul visokobrzinskog brojača fiksne arhitekture unutar SLC 500 I/O porodice. Nema funkcionalnih podvarijanti pod ovim kataloškim brojem. Ulazne grupe su unapred definisane kao dva kvadraturna kanala sa pomoćnim indeksnim ulazima i fiksnom strukturom izlaza mapiranom na interne registre brojača.

Hardverske specifikacije

Arhitektura visokobrzinskog kvadraturnog brojanja i obrade pulsnih nizova

Modul obrađuje kvadraturne signale dobijene enkoderom kroz namensku logiku prekida visokih brzina nezavisnu od vremena skeniranja SLC procesora. Dekodiranje faza A/B i referenciranje Z indeksa se vrši na hardverskom nivou sa determinističkim detektovanjem ivica do rezolucije pulsa manjeg od mikrosekunde.

Logika dvosmernog brojanja određuje smer na osnovu faznog pomaka između A i B kanala, dok Z ulaz definiše apsolutnu referencu za resetovanje pozicije. Uslovi ulaza podržavaju TTL nivo i industrijske signale višeg napona kroz dvostruke pragove ulaza (4,2–12 VDC i 10–30 VDC).

Struktura izlaza uključuje četiri fizička izvora i četiri interna virtuelna izlaza mapirana na događaje brojača, omogućavajući direktni hardverski pokretani odgovor zasnovan na pragovima, prelivanju ili uslovima poređenja unapred podešenih vrednosti.

Često postavljana pitanja (FAQ)

P: Da li modul može istovremeno brojati inkrementalne i apsolutne enkoderske signale?
O: Da. Dve nezavisne kvadraturne ulazne grupe podržavaju simultano A/B/Z dekodiranje, svaka obrađena kroz zasebne hardverske brojače.

P: Da li obrada ulazne frekvencije zavisi od vremena skeniranja SLC 500?
O: Ne. Hvatanje pulsa se obavlja u namenskoj hardverskoj logici sa maksimalnom ulaznom frekvencijom od 1 MHz nezavisno od ciklusa skeniranja CPU-a.

P: Šta određuje latenciju preklapanja izlaza za događaje brojača?
O: Ažuriranje izlaza reguliše ciklus ažuriranja modula od 1,5 ms i interna logika poređenja događaja, a ne vreme izvršavanja skeniranja stepenica.

Uputstva za montažu na terenu

Napajanje sistema mora biti isključeno pre umetanja kako bi se sprečilo oštećenje tajminga magistrale ležišta i nestabilnost ulaznih registara. Modul mora biti potpuno postavljen u jedno mesto SLC 500 kućišta sa pravilnim poravnanjem konektora na 1746 interfejs ležišta.

Ožičenje enkodera za A/B/Z kanale treba koristiti ekranisani upleteni par sa terminacijom ekrana samo na jednom kraju unutar upravljačke ormare. Signalni kablovi moraju biti vođeni dalje od VFD izlaznih provodnika i linija sa visokim dV/dt prekidačima da bi se izbeglo izobličenje pulsa na visokim frekvencijama.

Ožičenje izlaza (10–30 VDC izvori) zahteva pravilno usklađivanje opterećenja i zajedničko referentno uzemljenje unutar istog potencijala ormara radi obezbeđivanja stabilnog ponašanja prekidača tokom izvršenja događaja brojača.